三星当今感到很慌。

并不是自家的三星手机卖不动了，而是在存储阛阓份额依旧保握着手的情况下，被另一家韩国厂商在时刻上抑制特出。

据韩媒音信，近日 SK 海力士告示已运转量产全球首款 321 层 1Tb TLC NAND 闪存，该居品通过垂直堆叠 321 层存储单位，每个单位可存储 3 比特数据，好意思满了 1Tb 的总容量，新址品的数据传输速率较上一代提高 12%，读取性能提高 13%，况兼数据读取的电力后果提高跨越 10%。

值得耀眼的是，这一进程依然快于业内 NAND 龙头三星，SK 海力士筹商东说念主士默示："通过 321 层 NAND，咱们谋划积极反映东说念主工智能（AI）低功耗高性能的新兴阛阓，徐徐扩大居品应用范围。"

这一音信马上在存储业界激发了热议，从 DRAM 到 HBM，再到 NAND，三星一再逾期于海力士，这位巨头用心操办三十余年的存储帝国，真实要濒临一场垮塌了吗？

HBM 逾期

先是面前业界最热的 HBM，毫无疑问，SK 海力士不管是阛阓份额如故时刻推动，齐遥遥着手于三星。

HBM 的历史不错追意想十多年前，AMD 在收购 ATI 后，运转筹商更先进的显存时刻，其时的 GDDR 堕入到了内存带宽和功耗适度的瓶颈，而 AMD 就预备用先进的 TSV 时刻打造立体堆栈式的显存颗粒，让"平房"进化为"楼房"，通过硅中介层让显存说合至 GPU 中枢，临了封装到沿途，好意思满显存位宽和传输速率的提高。

其时 AMD 的互助伙伴便是 SK 海力士，经过多年研发后，两家厂商聚会推出了初代 HBM 居品，这一居品也被定为了 JESD235 行业法式，初代 HBM 的责任频率约为 1600 Mbps，漏极电源电压为 1.2V，芯片密度为 2Gb（4-hi），带宽达 4096bit，远超 GDDR5 的 512bit。

新时刻的出身并非一帆风顺，AMD 后续在消费端显卡里取消了 HBM 显存，而海力士也莫得因为这一新内存法式而赚钱，此时三星却找到了契机，通过这一通用的行业法式，三星成为了英伟达 Tesla P100 显卡中 HBM2 显存的供应商，这也成了三星的高光时刻之一。

但三星在 HBM 上的上风并未保握多久，2021 年 10 月，海力士率先量产 HBM 的第四代居品—— HBM3，收尾面前，SK 海力士简直包揽了英伟达的 HBM3 的供应，也曾更快量产 HBM2 的三星，却还莫得彰着的 HBM3 的供应进展。

问题出在了那里呢？

本来在 HBM 这项时刻上，三星和 SK 海力士各自遴荐不同的封装挨次。SK 的弃取是回流焊成型底部填充 ( MR-MUF ) 挨次，在烤箱中同期烘烤通盘层，而三星则遴荐了热压缩非导电膜 ( TC NCF ) 时刻，在每层之间用薄膜堆叠芯片。

SK 海力士的 MR-MUF 时刻可一次性封装多层 DRAM。在 DRAM 下方，有效于说合芯片的铅基"凸块"，MR 时刻触及加热并同期溶解通盘这些凸块以进行焊合。说合通盘 DRAM 后，将履行称为 MUF 的工艺来保护芯片，通过注入一种以出色的散热性而驰名的环氧密封化合物来填充芯片之间的间隙并将其封装起来，然后通过施加热量和压力使组件变硬，从而完成 HBM。SK 海力士将此历程神情为"像在烤箱中烘烤相通均匀地施加热量并一次性粘合通盘芯片，使其相识而高效。"

三星的 TC NCF 被称为"非导电薄膜热压"，与 MR-MUF 略有不同。其每次堆叠芯顷然，齐会在各层之间舍弃一层非导电粘合膜。该膜是一种团聚物材料，用于将芯片互相迂回，并保护说合点免受冲击。三星徐徐裁减了 NCF 材料的厚度，将其降至 12 层第五代 HBM3E 的 7 微米 ( µm ) 。三星默示："这种挨次的优点是不错最大限制地减少跟着层数增多和芯片厚度减小而可能发生的翘曲，使其更妥当构建更高的堆栈。"

但三星显明出现了判断作假，TC NCF 远不如 MR-MUF 来得相识，据国外分析师默示，三星 HBM3 芯片的坐褥良率约为 10%~20%，而 SK 海力士的 HBM3 良率可达 60%~70%。

韩国业内东说念主士默示："三星似乎在用于 HBM 封装的 TC-NCF 工艺中濒临产能问题，只是因为他们在内存半导体领域的主导地位，就合计他们的时刻天生就适用，这种念念法依然过时了。三星的 HBM3E 样品的功耗是 SK 海力士的两倍多，这些问题导致东说念主们品评其性能联系于功耗太低。"

尽管三星依然在死力惩办我方 HBM 芯片的过热问题了，但收尾面前为止，三星所坐褥的 HBM3E 还莫得厚爱投入英伟达的供应链，据彭博社 24 日报说念，英伟达首席履行官黄仁勋默示，为了批准三星电子的供货，正在尽快进行责任，正在商量 HBM3E 8 层堆叠和 12 层堆叠齐摄取供货的决策。

而与之造成昭着对比的，是 SK 海力士的 HBM3E 早已成为英伟达指定供应商，不出或然的话，B200 芯片首批出货只会使用 SK 海力士的 HBM。

DRAM 折戟

此后是存储行业的主心骨—— DRAM，三星也出现了弱势。

三星昔日在 DRAM 领域独步全球的原因很浅显，便是把微缩工艺时刻作念到了遥遥着手。DRAM 微缩工艺的蹙迫性在于它径直影响居品质能。跟着电门道宽的减轻，DRAM 的集成度提高，从而提高了性能和电源后果。这意味着电子开采的反映速率更快，电板破钞更少。此外，跟着不错从一块晶圆上制造的半导体数目增多，坐褥后果也得到了提高。

DRAM 微缩工艺从 30 纳米、20 纳米徐徐演进到 10 纳米，三星电子在此历程中一直占据压倒性上风。10 纳米级 DRAM 按 1x（第一代）-1y（第二代）-1z（第三代）-1a（第四代）-1b（第五代）的法例坐褥。三星早在 2016 年第一季度就告示率先量产 10 纳米级 1x 工艺，而 SK 海力士和好意思光则简直晚了整整一年才运转量产，从 10 纳米级的 1x 到 1z，三星齐是无须置疑的第一，从时刻和阛阓上齐对另外两家造成了碾压之势。

但是变数就出当今了第四代上，2021 年 1 月，好意思光告示率先量产 10 纳米级第四代（1a）DRAM，改变了过往三星具备十足统带力的步地。跟着 DRAM 投入 10 纳米级工艺，微缩时刻难度大幅增多，昔日通过创新氟化氩（ArF）光刻开采来推动的微缩工艺已达到极限，从 2022 年运转，大稠密数合计三星、SK 海力士和好意思光的 DRAM 时刻现实上已处于归并水平线上，

在氟化氩开采达到极限的现阶段，极紫外（EUV）光刻开采登上了舞台，手脚应用极紫外光在芯片上描画超轻细电路的下一代半导体坐褥开采，其被视为缓和现存开采时刻限制的替代决策。

在 10 纳米级第四代开发工艺中，三星和 SK 海力士率先引入了 EUV 光刻时刻，而好意思光的作念法稍有不同，它遴荐了传统光刻开采进行屡次微弱电路描画的"多重图案化"时刻，从而更快地好意思满了微缩工艺窜改。尽管这种挨次不需要完全改变现存思志，但由于需要屡次描画电路，也会带来工艺门径增多，坐褥后果下降等问题。

三星电子在 10 纳米级第四代时微缩工艺窜改速率变慢的原因，被分析合计是研发组织的官僚化和 EUV 工艺窜改中的考试舛讹等多种要素共同作用的收场。三星电子的一位高层东说念主士解说说："在微缩工艺投入 10 纳米级时，芯片联想和坐褥的复杂性增多，而料理层在得回下一代时刻方面显得过于显示，独特是 EUV 开采在优化 DRAM 坐褥上破耗了很是长的时期。"

尽管在本年 5 月，三星成为第一家运转坐褥第五代 10nm ( 1b ) DDR5 DRAM 的内存制造商，比 SK Hynix 提前 10 天，但这种着手并未保握多久。

SK 海力士在本年 8 月底默示，依然开发出第六代 10 nm（1c）16Gb DDR5 DRAM，成为第一家好意思满这一筹划的内存制造商，着手于国内竞争敌手三星，其默示，将于来岁运转供应其最新款 DRAM。

关于三星来说，HBM 大要是一个小小的失利，而 DRAM 的逾期似乎依然敲响了警钟。

NAND 露怯

临了是 NAND，三星也输给了 SK 海力士

在 SK 海力士量产 300 层 NAND 前，NAND 业界最高堆叠层数为 200 多层，而由它率先推出 300 层居品的音信，让三星里面感受到了危急感。

值得一提的是，最早将 NAND 单位从水平摆列转为垂直堆叠的时刻恰是由三星电子在 2013 年推出的" V-NAND "。自那以后，NAND 行业便以堆叠层数的提高手脚时刻竞争的法式。一位三星电子里面东说念主士默示："在上一代居品中，咱们曾通过颐养量产准备的评价基准或条款，努力霸占首发开发时点，但如今面对 SK 海力士日益增强的时刻实力，这也变得不易。"

昔日几年时期，三星、SK 海力士、好意思光一直在 NAND 张开竞争。好意思光于 2021 年头先于三星、SK 海力士量产 176 层 NAND 闪存，并于 2022 年底率先商用化 232 层居品，一度被评价具有时刻上风。不外，在 2023 年 5 月坐褥出全球首款 238 层居品后，SK 海力士以先发 300 层居品的神志，在三大存储公司中占据着手地位。另一方面，三星电子瞻望将跳过 300 层 NAND 闪存，专注于 400 层 NAND。

特真理的是，天然昔日 NAND 闪存相较于 DRAM 在 AI 阛阓的红利中所获未几，但近期情况发生了变化。为了支握数据中心的 AI 诡计，对快速且高性能的固态硬盘（SSD）的需求马上增多，企业级 SSD（eSSD）成为增长热门，其需求量正马上贴近 HBM 的水平。SK 海力士正成为 AI 驱动 NAND 需求增长的最大受益者之一，2023 年第三季度，SK 海力士的 eSSD 销售额同比增长了 430%，占其合座 SSD 销售额的 60%。

SK 海力士正在加快延迟以 eSSD 为中枢的 NAND 竞争力。最近，SK 集团会长崔泰源接任 SK 海力士子公司 Solidigm 的董事会主席。Solidigm 是惟一好意思满四阶单位（QLC）NAND 量产的企业，并引颈着 eSSD 的供应。QLC 每个存储单位可容纳 4 比特数据，具有更高的容量后果，因此被合计是温顺 AI 数据中心高容量需求的理念念弃取。

韩国业内东说念主士指出：" AI 数据中心比 PC 和迁徙开采更需要高容量和高速率的存储开采。天然 SSD 性能优于 HDD，但价钱一直是门槛，而基于 QLC 的居品因其在容量和本钱后果上的上风，正受到 AI 数据中心的疼爱。"

关于三星来说，NAND 是必须守住的临了防地。一直稳居存储行业龙头的三星，正因 AI 带来的行业变化，先后在 HBM 和 DRAM 阛阓中被"多大哥二" SK 海力士追逐致使特出。在 HBM 阛阓，SK 海力士已完全占据最大客户英伟达的订单；而鄙人一代 DRAM（D1c）量产竞赛中，SK 海力士也被合计稍占上风。

一位业内东说念主士默示："要是继 DRAM 和 HBM 之后，连 NAND 领域也被三星允许 SK 海力士追逐班师，那么关于 SK 海力士来说，将造成象征性道理的‘三连击’。尽管面前三星的阛阓份额仍然遥遥着手，但 SK 海力士依托快速增长的 eSSD 阛阓，有可能马上减轻这一差距。"

至于三星的 400 层 NAND，距离量产还有很是长一段时期。据了解，三星谋划于 2026 年推出被视为" AI 期间必备半导体"的"大容量、高散热"新式居品—— BV NAND 闪存（Bonding Vertical NAND Flash）。

这一新认识居品伙同了三星在 2013 年全球首创的 V NAND 时刻（通过垂直堆叠存储单位以最大化容量）和新式接合（Bonding）时刻，不错好意思满跨越 400 层的垂直堆叠。

凭据《韩国经济日报》28 日获取的三星存储半导体开发谋划，DS 部门谋划于 2026 年运转坐褥 400 层以上堆叠的 BV NAND。面前，NAND 闪存在一派晶圆上联想有负责适度的外围电路（Peripheral Circuit），在其上方最多堆叠 286 层存储单位。可是，由于在单位堆叠历程中下方外围电路的损坏及散热才智下降，难以进一步增多堆叠高度。

三星默示，其遴荐了一种新式键合时刻：先完成存储单位的堆叠，再将另一派晶圆上制造的外围电路接合到单位之上，这一时刻将大幅提高居品的性能和相识性。

三星鼎力宣传我方的 400 层 NAND 已在路上，但面前在堆叠上的逾期依然造成，就怕短时期内难以转圜。

前所未有大变革

面对三大时刻的逾期，三星又运转了大刀阔斧的更动。

据韩媒报说念，三星在 11 月 27 日对其半导体部门教授层进行了大界限颐养，任命了内存和代工业务的新负责东说念主，同期保握了副会长郑英贤和韩宗熙的双重教授地位。这些变动是公司为提高全球芯片阛阓竞争力而进行的 2025 年度高管换届的一部分。

这次三星东说念主事颐养包括两位高管晋升为总裁，另外七东说念主被任命到新岗亭。负责开采惩办决策（DS）部门的副会长郑英贤将径直监管内存业务，接替总裁李正培。郑英贤将在七年后重返这一脚色，上一任内存部门教授职务是在 2017 年。

濒临艰难的代工业务在阅历了数次季度耗损后，将由前开采惩办决策好意思国公司总裁兼履行副总裁韩晋满教授。韩晋满这次晋升为总裁，领有丰富的 DRAM 和 NAND 闪存联想以及芯片部门政策营销栽种。

为提高代工部门的竞争力，三星修复了新的首席时刻官（CTO）职位，并任命前 FAB 工程与运营总裁南锡宇担任该职务。南锡宇是半导体工艺开发和制造大师，曾教授三星半导体研发中心的通盘内存居品的工艺开发。

三星电子半导体时刻负责东说念主近日默示，对现时三星电子股价的着落进展出信心，合计"只需一年时期便可收复"。他还强调，下一代 DRAM 和 NAND 闪存时刻正按谋划推动，不会出现任何延误。据悉，三星电子最快将在 27 日进行料理层颐养，业界关注这次颐养是否会对半导体部门（DS 部门）进行大幅度东说念主事更迭。

值得一提的是，三星电子开采惩办决策（DS）部门首席时刻官（CTO）宋在赫日前边向半导体筹商所职工还进行了料理近况诠释会。他默示："在暗里场面，平常有东说念主问起三星电子的股价，我亦然这么回应的。"半导体筹商所是三星电子 DS 部门的中枢构成部分，专注于下一代半导体器件结构与工艺时刻的研发，被视为研发的"大脑"。

宋在赫的发言泄露了对得手推动下一代时刻开发的信心。他指出，用于下一代居品 10 纳米（nm，十亿分之一米）以下 DRAM 的中枢时刻正在稳步开发中。业界平常以电门道宽手脚评判 DRAM 性能的法式。现时商用的 DRAM 居品为 10 纳米级时刻，已阅历第一代、第二代和第三代的时刻演进。

可是，当 DRAM 的电门道宽小于 10 纳米时，现存结构难以缓和微缩化极限，因此需要引入新结构（如 VCT）以及守旧该结构的中枢时刻。尤其在 10 纳米以下时刻中，存储数据的单位被联想为垂直结构是其权贵性情。宋 CTO 今日所说起的"低温结时刻"和"接合时刻"恰是支握新结构的代表性要津时刻。

他默示："低温结时刻和接合时刻的开发均按照本年设定的时期表得手推动。"结（Junction）指的是两种具有不同性情的半导体材料伙同的界面。平常情况下，制造结时需要对接合部位进行高温处理，访佛于将新砖块镶嵌坚忍的砖墙结构时需要加热砖墙以创造纰谬。可是，在垂直单位结构中，高温可能会损坏已完成层的电路或器件，因此低温时刻具有上风。此外，由于单位遴荐垂直堆叠，说合高下晶圆的接合时刻也成为要津。

宋在赫还对 NAND 闪存时刻默示了信心。他强调，下一代 NAND 居品 V10 的开发也将按筹划性能和时期表推动。

关于如今的三星来说，只可靠不甘落后来弥补依然造成的差距。

写在临了

需要耀眼的是，三星天然不是全面逾期，手脚和一度和英特尔平起平坐的芯片巨头，如故有些压箱底的时刻在的。

举例，在本年 10 月，三星展示了其在 CXL 时刻方面的进展，CXL 是一种旨在提高 CPU、GPU 和内存之间数据传输后果和速率的时刻，有望鄙人一代 AI 和诡计责任负载中瓦解要津作用，其谋划在 2024 年底前量产合乎 CXL 2.0 合同的 256GB CMM-D，且同联念念一说念完成了业界首个 128GB CMM-D CXL 内存模块聚会考证。

又比如，在本年 11 月，三星共享了它在 PIM（内存处理）上的进展，这是一种新式 AI 芯片，可同期存储和处理数据，从而显着裁减功耗，其于 2021 年开发了首款 HBM-PIM 芯片，将 AI 处理器集成到 HBM 芯片中以优化后果，面前三星正在和 AMD 互助来推动这一时刻的发展。

但三星和英特尔相通窘态的是开yun体育网，这些看起来着手的时刻短时期内无法快速转念阛阓中的竞争力，它给出了一张看似好意思好的蓝图，但奈何样变为现实，这大要是好多东说念主实在体恤的。